Partieller Layout Flow zur Generierung von Auswahltabellen für Bussysteme

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In modernen, nanoelektronischen Entwurfsprozessen sind nicht mehr die Transistoren der Gradmesser der Fertigstellung von applikationsspezifischen Schaltungen, sondern die optimale Gestaltung der Leitbahnen. Dies ist bedingt durch die die wachsende Komplexität, die fortlaufende Miniaturisierung und Arbeitsfrequenzen im Gigahertz- Bereich. Dieser Beitrag stellt den Partiellen Layout (PL) Flow vor, ein robuster Entwurfsprozess, der die Möglichkeit bietet, Verbindungsleitungen und Bussysteme frühzeitig und durchgängig im Entwurf zu berücksichtigen. Im Speziellen wird in diesem Beitrag auf den PCell-Generator, zur partiellen Generierung von verschiedenen Buskonfigurationen, eingegangen. Als Hilfestellung für den Schaltungsentwerfer bei der Wahl der optimalsten Busstruktur – in Bezug auf Chipfläche, Datenrate, Übersprechen, Signalverzögerung und Verlustleistung – wurde der PL-Flow erweitert. Er bietet nun zusätzlich die Möglichkeit, automatisch Auswahltabellen für Busstrukturen zu erzeugen. Dabei werden die verschiedenen PCell Buskonfigurationen automatisch in einer Charakterisierungsumgebung platziert und dort simuliert. Nach der Charakterisierung werden die Ergebnisse für jede einzelne Busstruktur in einer Tabelle abgelegt.