Entwurfsregeln für integrierte SRAM Speicher zur Unterdrückung von Multi-Bit Fehlern in sub-100nm CMOS Technologien

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Durch ionisierende Strahlung hervorgerufene Bitfehler stellen in modernen CMOS-Technologien ein ernsthaftes Problem dar. Fehlererkennung und Fehlerkorrektur zum Schutz vor Einzelbitfehlern in integrierten SRAM-Speichern haben sich in zuverlässigkeitskritischen Systemen mittlerweile durchgesetzt. In Technologien mit Strukturgrößen kleiner 100nm treten jedoch bei einem durch kosmische Strahlung verursachten Ereignis häufig mehrere benachbarte Fehler auf, die nicht mehr mit einer einfachen ECC korrigiert werden können. In diesem Beitrag werden die zugrunde liegenden physikalischen Effekte diskutiert und der Einfluss von Technologieoptionen an Beispielen aufgezeigt. Darüber hinaus werden Entwurfsregeln für SRAM-Speicher abgeleitet, die weiterhin den Einsatz einer einfachen ECC auch für Mehrfachfehler ermöglichen.