Nutzung von SystemC-Modulen innerhalb eines Analog/Mixed-Signal Designablaufs1

Abstract:
In diesem Beitrag wird eine Methode vorgestellt, um SystemC-Module nahtlos in die Analog/Mixed-Signal Entwicklungs-Umgebung zu importieren. Um eine möglichst flexible und universell einsetzbare Schnittstelle zu erhalten, werden automatisiert Verilog-Wrapper um die SystemC-Module herum erzeugt sowie die entsprechenden Symbole, Ports und Parameter der Module generiert. Die SystemC-Module werden, wie in einem Analog-Flow üblich, in einer entsprechenden Bibliothek-Struktur abgelegt. Sie werden einzeln kompiliert und dynamisch in einem Shared-Object zusammen gelinkt. Der Simulator greift während der Simulation auf diese vorkompilierte Datei zu. Die Verbindungen der Module zum Gesamtsystem sind durch die Verdrahtung der Verilog-Wrapper im Schematic gegeben. Durch die Verwendung von den Wrappern wird eine Kombination der so gekapselten SystemC-Teilen mit anderen Blöcken (Verilog-A/AMS, VHDL-AMS, Transistor-Level, etc.) in idealer Weise ermöglicht. Die Analog/Mixed-Signal-Simulation des Systems erfolgt in der grafischen Oberfläche des Simulators.