Ausbeute und Fehlertoleranz bei dreifach modularer Redundanz

Abstract:
Bei nanoelektronischen Schaltungen wird Hardware-Redundanz sowohl als Maßnahme gegen transiente Fehler als auch zur Erhöhung der Ausbeute eingesetzt. Chips, die gemäß Ein-/Ausgabespezifikation korrekt funktionieren, können dabei unterschiedliche Fehlertoleranzeigenschaften im Hinblick auf transiente Störungen während des Betriebs haben. So kann beispielsweise ein fehlerfreies System mit dreifach modularer Redundanz (Triple Modular Redundancy / TMR) während des Betriebs mehr Fehler kompensieren als ein TMR-System, das die Redundanz bereits zur Kompensation eines Herstellungsdefekts benötigt. Klassische Ausbeutemodelle sind deshalb für robuste Systeme nicht mehr ausreichend, sondern für Systeme mit Defekten muss zusätzlich die Restfehlertoleranz abgeschätzt werden. Die vorliegende Arbeit untersucht sowohl die Ausbeute als auch die Restfehlertoleranz von TMR Systemen. Zur Abschätzung der Restfehlertoleranz werden Algorithmen zur Testmustererzeugung (Automatic Test Pattern Generation / ATPG) eingesetzt sowie obere und untere Schranken bestimmt.