Entwurfsmethodik für einen Multi-Design-Rule Via-Testchip
Conference: Zuverlässigkeit und Entwurf - 3. GMM/GI/ITG-Fachtagung
09/21/2009 - 09/23/2009 at Stuttgart, Germany
Proceedings: Zuverlässigkeit und Entwurf
Pages: 2Language: germanTyp: PDF
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Authors:
Kohlert, D. (Fachhochschule Regensburg, Regensburg, Deutschland)
Holmer, R. (Infineon Technologies Regensburg, Deutschland)
Abstract:
Für die Analyse von Zuverlässigkeit und Ausfallrate von Vias mit hoher statistischer Auflösung haben sich spezielle Testchips als geeignet erwiesen. Darauf werden viele einzelne Vias mit einer mitintegrierten Ansteuerelektronik elektrisch vermessen. Um den Aufwand für die Portierung der Testchip-Designs auf verschiedene Technologien zu vermindern, wurde ein Basischip entwickelt, auf den die Metallisierungen verschiedener Technologien aufgebracht werden. Daraus resultieren spezielle Anforderungen an die Design- und Verifikationsmethodik, da auf dem gleichen Chip unterschiedliche Design Rules in unterschiedlichen Ebenen gelten.