Fehleranalyse für DRAM Teilschaltungen durch Extraktion von Layout Parasitics
Conference: ANALOG '08 - Entwicklung von Analogschaltungen mit CAE-Methoden - Schwerpunkt: Constraint-basierte Entwurfsmethoden - 10. GMM/ITG-Fachtagung
04/02/2008 - 04/04/2008 at Siegen
Proceedings: ANALOG '08
Pages: 6Language: germanTyp: PDF
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Authors:
Versen, Martin; Kneževic, Jelena; Montoya, Sergio M. (Qimonda AG, Neubiberg)
Coym, Torsten; Vermeiren, Wolfgang; Straube, Bernd (Fraunhofer Institut für Integrierte Schaltungen, Institutsteil Entwurfsautomatisierung (EAS), Dresde)
Abstract:
Halbleiterspeicher sind heute ein dominierender Teil in SoCs. Neben ROM, SRAM und Flash-Speicher nehmen DRAM Speicherelemente einen erheblichen Teil der zur Verfügung stehenden Chipfläche ein. Dieser DRAM Anteil hat daher einen erheblichen Einfluß auf Ausbeute, Qualität und Zuverlässigkeit der SoC. Es ist bekannt, dass der Produktionstest ein großer Kostenfaktor in der Halbleiterherstellung geworden ist. Um diese Kosten zu reduzieren, werden effiziente Testlösungen und robuste Schaltungsentwürfe benötigt.