Korrektur transienter Fehler in eingebetteten Speicherelementen
Konferenz: Zuverlässigkeit und Entwurf - 5. GI/GMM/ITG-Fachtagung
27.09.2011 - 29.09.2011 in Hamburg-Harburg, Deutschland
Tagungsband: Zuverlässigkeit und Entwurf
Seiten: 8Sprache: DeutschTyp: PDF
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Autoren:
Imhof, Michael E.; Wunderlich, Hans-Joachim (Institut für Technische Informatik, Universität Stuttgart, 70569 Stuttgart, Deutschland)
Inhalt:
In der vorliegenden Arbeit wird ein Schema zur Korrektur von transienten Fehlern in eingebetteten, pegelgesteuerten Speicherelementen vorgestellt. Das Schema verwendet Struktur- und Informationsredundanz, um Single Event Upsets (SEUs) in Registern zu erkennen und zu korrigieren. Mit geringem Mehraufwand kann ein betroffenes Bit lokalisiert und mit einem hier vorgestellten Bit-Flipping-Latch (BFL) rückgesetzt werden, so dass die Zahl zusätzlicher Taktzyklen im Fehlerfall minimiert wird. Ein Vergleich mit anderen Erkennungs- und Korrekturschemata zeigt einen deutlich reduzierten Hardwaremehraufwand.